VHDL code for Full Adder

library IEEE;

use IEEE.std_logic_1164.all;

entity full_adder is

    port (

        i1,i2,i3:in std_logic;

        sum,carry:out std_logic);

    end full_adder;

    

architecture single_delay of full_adder is 

    signal s1,s2,s3: std_logic;

    begin 

        s1<=(i1 xor i2) after 5ns;

        s2<=(i1 and i2) after 5ns;

        sum<=(s1 xor i3) after 5ns;

        s3<=(s1 and i3) after 5ns;

        carry<=(s3 or s2) after 5ns;

    end single_delay;