VHDL code for Encoder

library ieee;

use ieee.std_logic_1164.all;

entity enc is 

    port (

        d3,d2,d1,d0:in bit;

        o2,o1:out bit);

    end enc;

    

architecture single of enc is 

    begin 

        o2<=((d3 xor d2) and (not d1) and (not d0));

        o1<=((d3 xor d1) and (not d2) and (not d0));

    end single;