VHDL code for causing DELAY

library IEEE;

use IEEE.std_logic_1164.all;

ENTITY gate IS

    port(

            i1,i2:in bit;

            o1:out bit);

    end gate;

    

architecture single_delay of gate is 

    begin 

        o1<=(i1 nand i2) after 5ns;

    end single_delay;