VHDL code for 4:1 Multiplexer MUX

library IEEE;

use IEEE.std_logic_1164.all;

entity mux is 

    port (

        c1,c2,i1,i2,i3,i4:in std_logic;

        o1:out std_logic);

    end mux;

architecture single_delay of mux is

    signal s1,s2,s3,s4:std_logic;

    begin 

        s1<=((not s2) and (not s1) and i1 ) after 5ns;

        s2<=((not s2) and s1 and i2) after 5ns;

        s3<=((s2) and (not s1) and i3) after 5ns;

        s4<=(s2 and s1 and i4) after 5ns;

        o1<=(s1 or s2 or s3 or s4) after 5ns;

    end single_delay;