VHDL code for Buffer

library ieee;

use ieee.std_logic_1164.all;

entity sr is 

    port (

        clk,s,r:in std_logic;

        m,n,q,qn:inout std_logic);

    end sr;

architecture struct of sr is 

    component srlatch

        port(

            s,r:in std_logic;

            q,qn:inout std_logic);

        end component;

        

    begin 

        m<=(s nand clk);

        n<=(r nand clk);

        a1<=srlatch port map(m,n,q,qn);

    end struct;